Advanced Verification Methodologies for FPGA designs

סוג הפעילות

מפגש

מועד הפעילות

08/07/08

מקום הפעילות

מלון דניאל, הרצליהמפה מצורפת

מרצים

ניר חמצני

תיאור המפגש

אם בעבר ניתן היה לוודא תקינות פעולת רכיבי FPGA תוך ביצוע מספר סימולציות פשוטות, כמות הפונקציות והמצבים של רכיבים עכשווים כל כך גדולה עד שלא ניתן להגיע לרמת בדיקתיות גבוהה בשיטות הסימולציה הפשוטות. בכדי להתמודד עם בעיה זו ולשפר את פרודוקטביות תהליכי תכנון רכיבי FPGA מתקדמים, אנו מחוייבים לעבור לתהליכי ווריפיקציה אוטמטיים ומתקדמים. תהליכים אלה, משלבים פונקציות ראנדום להזרקת נתונים עם שיטות מעקב אחר יעילות והתקדמות הטסט. בנוסף ובאופן אוטומטי נקבל דיווחים שוטפים על התקדמות תהליך הווריפיקציה ביחס למסמך הדרישות של הפרוייקט.

מטרת ההרצאה להציג את הפערים ההולכים וגדלים בין מורכבות תיכנוני FPGA  מחד ויכולות הבדיקתיות והסימולציה לרכיבים אלה מאידך, ולהציע מספר דרכים ומתודולוגיות להתמודדות עם בעיה זו תוך שימוש בשפות תכנון החומרה הסטנדרטיות – VHDL / Verilog, או שימוש בשפת ווריפיקציה יעודיות כמו SystemVerilog.

סדר היום:

13:45-14:00

התכנסות ופתיחה

14:00-15:30

Advanced Verification Methodologiec for FPGA designs

•  Todays challenges in FPGA Design.

•  The Direct Verification Methodology.

•  Advanced Verification using Constraint Random, Functional
  Coverage and Assertion.

•  Coverage Driven Verification (CDV)

15:30-15:45

הפסקה

15:45-17:00

•  Implementing CDV using VHDL/Verilog.

•  What is SystemVerilog

•  Advantages of using SystemVerilog for Verification

•  Implementing CDV using SystemVerilog

קהל יעד

מתכנני FPGA בעלי ידע ונסיון בכתיבת רכיבי FPGA וסביבות בדיקה ב-  Verilog / VHDL .

בברכה

משה סלם - מנכ"ל אילטם

עוזי אוריון -  יו"ר INCOSE_IL

קישורים רלוונטיים

שאל את המומחה